超聲波流量計(jì)的開(kāi)發(fā)與研制探討 十四

(1)可編程邏輯塊CLB        

超聲波流量計(jì)可編程邏輯塊(CLB)是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片。

CLB是FPGA的主要組成部分，也是評(píng)估FPGA性能的一個(gè)主要參數(shù)。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路構(gòu)成。通過(guò)對(duì)CLB內(nèi)部的數(shù)據(jù)選擇器編程，邏輯函數(shù)發(fā)生器的輸出可以連接到CLB內(nèi)部觸發(fā)器，或者直接連到CLB輸出端，并用來(lái)選擇觸發(fā)器激勵(lì)輸入信號(hào)、時(shí)鐘有效沿、時(shí)鐘使能信號(hào)，以及輸出信號(hào)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。（超聲波流量計(jì)）

 

 (2)輸入／輸出模塊IOB

輸入／輸出模塊(IOB)提供了FPGA的器件引腳和內(nèi)部邏輯陣列之間的連接，內(nèi)部包含有：可編程延時(shí)(Programmable Delay)、可編程輸出緩沖器(Programmable Output Buffer)、可編程輸入緩沖器(Programmable Input Buffer Programmable)、偏置和ESD網(wǎng)絡(luò)(Bias&ESD Network)、內(nèi)部基準(zhǔn)(Internal Reference)、到下一個(gè)I／O的連接(To Next I／O)、到另一個(gè)Bank VREF到輸入端的連接(To Other Extemal VREF Inputs od Bank)，I/O等輸入輸出直接連接到封裝引出端。