超聲波流量計多普勒原理的探討    五十六

語言輸入包括標準的VHDL語言、VerilogHDL語言，還有一種基于Altera器件結(jié)構(gòu)的設(shè)計語言AHDL。在本系統(tǒng)設(shè)計過程中使用了VerilogHDL語言。

(2)Verilog硬件描述語言介紹

在硬件描述語言方面，目前最主要的硬件描述語言是VHDL和VerilogHDL。

VHDL發(fā)展的較早，語言嚴格；而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，語法自由。VerilogHDL和VHDL比較，它們主要有以下幾點不同：

1從推出過程來看，VHDL偏重于標準化的考慮，它是針對各個電子部件供應商具有統(tǒng)一數(shù)據(jù)交換格式的要求而考慮的；而Verilog HDL與EDA工具的結(jié)合更為緊密，是一個針對EDA工具開發(fā)的HDL語言；

2與VHDL相比，VerilogHDL的編程風格更加簡潔明了、高效便捷。如果單純從描述結(jié)構(gòu)上考察，兩者的代碼量之比為3：1；

3目前市場上所有EDA／ESDA工具都同時支持這兩種語言，而在ASIC設(shè)計領(lǐng)域，VerilogHDL占有明顯的優(yōu)勢。

因此，根據(jù)兩種語言的不同特點，結(jié)合本人知識水平，在本設(shè)計中采用了VerilogHDL硬件設(shè)計語言。

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