超聲波流量計關于時差法的探討 三十一

在真正的PLD／FPGA設計中，通常建議采用原理圖和HDL結合的方法來設計。HDL和傳統的電路原理圖輸入方法的關系就好比是高級語言和匯編語言的關系。HDL的可移植性好，使用方便，但是效率不如原理圖：原理圖輸入的可控性好，效率高，比較直觀，但是設計規模很大的時候顯得很煩瑣，移植性差。

4．4．1 Verilog—HDL硬件描述語言

Verilog—HDL是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。被建模的數字系統對象的復雜性介于簡單的門和完整的電子數字系統之間。數字系統能夠按照層次描述，并可以在相同描述中顯式地進行時序建模。

Verilog．HDL語言具有以下描述能力：設計的行為特性、設計的數據流特性、設計的結構組成以及包含響應濂控和設計驗證方面的時延和波形產生機制。所有這些都使用同一種建模語言。此外，Veritog—HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從外部訪問設計，包括模擬的具體控制和運行。

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