超聲波流量計關于時差法的探討 三十四

4．4．2 FPGA開發流程

用VHDL，Verilog—HDL語言開發PLD／FPGA的流程圖。

1．文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環境。通常VHDL文件保存為．vhd文件，Verilog—HDL保存為．v文件。

2．功能仿真：將文件調入HDL仿真軟件進行功能仿著，檢查邏輯功能是否正確，這也叫前仿真。對簡單的文件可以跳過這一步的，只在布線完成以后，進行時序仿真。

3．邏輯綜合：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡單的布爾表達式和信號的連接關系。

4．布局布線：通過傳輸、映射及元器件的放置和布線后把設計好的邏輯安放到PLD/FPGA內。

5． 時序仿真：需要利用在布局布線中獲得的參數，用仿真軟件驗證電路的時序，這也叫后仿真。

6．編程下載：確認仿真無誤后生成硬件配置文件(．bit)，將．bit文件下載到芯片中。

通常以上過程可以在PLD，FPGA廠家提供的開發工具(如MAXPLUS系列，ISE)中完成，但是許多集成的PLD開發軟件只支持VHDL／Verilog的子集，可能造成少數語法不能編譯，如果采用專用HDL工具分開執行，效果會更好。

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